Examinando por Autor "RAYA ROA, BEATRIZ"
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Ítem Implementación de una calculadora en FPGA utilizando VHDL(Jaén: Universidad de Jaén, 2024-06-24) Raya Roa, Beatriz ; Casanova Peláez, Pedro José; Universidad de Jaén. Ingeniería Electrónica y AutomáticaEn el presente proyecto se pretende profundizar y afianzar los conocimientos sobre FPGA (Field Programmable Gate Array) y el lenguaje de implementación VHDL (VHSIC (Very High Speed Integrated Circuit) Hardware Description Language) introducidos mediante la asignatura de “Sistemas Digitales”. Teniendo en consideración los recursos disponibles, el objetivo final trata de la realización de una calculadora con un teclado matricial (4x4) y un display de 8 dígitos acompañados de una pantalla LCD MTL2 (Multi-touch LCD Module Second Edition) con la implementación de una calculadora táctil en sincronismo con la anterior y un zumbador, actuando como altavoz. De igual forma se pretende separar el proyecto en módulos independientes describiendo su uso, codificación e incluso ejemplificación de su utilización con el fin de una aplicación didáctica, sin la necesidad de recurrir al proyecto en su conjunto y posibilitando su uso para implementaciones futuras y aprendizaje.